本文来自微信公众号“半导体行业观察”。
台积电高雄2纳米新厂今天将举行设备进机典礼，写下三大纪录，首先是台积电在高雄首座12吋厂开始进驻机台为2025年量产暖身；其次是该厂比预期早逾半年进机；第三是高雄厂量产后，将与新竹宝山2纳米厂南北大串联，生产全球技术最先进的芯片，预料苹果、超微等大厂都将是首批客户。
据了解，台积电今天高雄厂2纳米新厂进机典礼公司定义为「内部不对外公开活动」，公司公关窗口昨（25）日对相关议题三缄其口，保密到家。业界则传出，包括高雄市长陈其迈等政府官员与协力厂伙伴都受邀参加。
台积电在台布局2纳米，新竹宝山、高雄新厂两路并进，预计2025年量产。其中，宝山第一厂领头，已在今年4月设备进机，2024年6月使用辉达cuLitho平台结合AI加速风险试产流程，后续宝山第二厂也维持进度。
高雄新厂方面，是台积电在高雄的首座12吋厂，原定以成熟制程切入，2023年8月董事会拍板朝2纳米扩充发展，原预定相关设备最快2025年第3季进机，随着高雄新厂今天将举行进机典礼，整体时程较原计画超前半年以上。随着高雄厂陆续进机，台积电2纳米将实现高雄、宝山南北大串联。
业界解读，台积电高雄新厂开始装机，显示台积电正式从建厂转到生产阶段，预期进一步催化南台湾高科技产业链成熟发展。
法人分析，台积电积极在全世界设厂，在台建厂脚步也未停歇。陈其迈先前透露，台积电高雄厂P1厂明年正式量产，P2厂兴建中，P3厂10月动工，P4、P5厂近期已向高雄市政府申请设厂，在高雄至少就有五个建厂计画，带动地方经济繁荣。
台积电对2纳米接单充满信心，董事长魏哲家日前在法说会上表示，高速运算（HPC）加速往小芯片（Chiplet）设计，但这样并不会影响客户对2纳米采用状况，反而询问客户有愈来愈多的趋势，目前对2纳米需求比3纳米还高，预计产能也会更多。
业界观察，目前台积电南台湾最先进制程在南科生产3纳米家族，若高雄顺利开始量产2纳米，将成为南台湾最先进的生产据点。此外，因市场需求强劲，先前供应链传出南科后续可望加入2纳米生产，外界估计，最快2025年底至2026年接续扩充量产，部分产线也可望转做生产2纳米。
2纳米晶圆价格将翻倍
台积电2纳米技术进展顺利，新竹宝山新厂2025年量产计画不变。惟据供应链透露，护国神山2纳米晶圆片价格将较4／5纳米翻倍，粗估可望超过3万美元，显示其独供局面，深握订价权优势。半导体业者分析，晶圆厂在先进制程投入巨资，如3纳米研发投资逾40亿美元，关键供应链功不可没，陪公子练剑终露曙光.
先进制程开发成本已见指数型成长，IC设计高层透露，28纳米开发费用约0.5亿美元，至16纳米则需要投入1亿美元，推进5纳米时费用已高达5.5亿美元，其中包括IP授权、软件验证、设计架构等环节。代工厂投入更是巨资，以3纳米制程研发费用来说，研调机构认为需投入40～50亿美元，而建构一座3纳米工厂成本至少约花费150亿～200亿美元。
供应链业者表示，先进制程的投入更是漫长且耗费资源的过程，研发人力、设备、软件、材料各环节缺一不可，且往往需要7～10年的时间，以2纳米来说，路径确认于2016年即相当明朗，但直到近期试产时程细节才逐渐明确。
全新的制程架构，背后涉及庞大的工程，必须由设备、软件（包含IP、EDA工具）、材料三大业者支持。供应链指出，先进制程越往下走，光罩张数及复杂度都显著升高，良率提升也就越发困难，对所有供应链而言都是考验，不过，一旦通过代工厂验证，非必要即不会轻易更换供应商。
台积电技术路线图更新，详解
根据台积电规划，2025年下半年开始在其第一代GAAFET N2节点上量产芯片，N2P将在2026年末接替N2——尽管没有先前宣布的背面供电功能。同时，整个N2系列将添加台积电的新NanoFlex功能，该功能允许芯片设计人员混合和匹配来自不同库的单元，以优化性能、功耗和面积(PPA)。
此次活动的重要公告之一是台积电的NanoFlex技术，该技术将成为该公司完整的N2系列生产节点（2纳米级、N2、N2P、N2X）的一部分。NanoFlex将使芯片设计人员能够在同一块设计中混合和匹配来自不同库（高性能、低功耗、面积高效）的单元，从而使设计人员能够微调其芯片设计以提高性能或降低功耗。
台积电的当代N3制造工艺已经支持称为FinFlex的类似功能，该功能还允许设计人员使用来自不同库的单元。但由于N2依赖于环栅(GAAFET)纳米片晶体管，NanoFlex为台积电提供了一些额外的控制：首先，台积电可以优化通道宽度以提高性能和功耗，然后构建短单元（为了面积和功率效率）或高单元（性能提升高达15%）。
就时间安排而言，台积电的N2计划于2025年进入风险生产，并于2025年下半年进入大批量生产（HVM），因此看起来我们将在2026年在零售设备中看到N2芯片。与N3E相比，台积电预计N2在相同功耗下性能提升10%到15%，或者在相同频率和复杂度下功耗降低25%到30%。至于芯片密度，代工厂希望将密度提高15%，按照当代标准，这是一个很好的扩展程度。
N2之后将是性能增强型N2P，以及2026年的电压增强型N2X。虽然台积电曾表示N2P将在2026年添加背面供电网络（BSPDN），但看起来情况不会如此，N2P将使用常规供电电路。原因尚不清楚，但看起来该公司决定不在N2P中添加昂贵的功能，而是将其保留到下一代节点，该节点也将于2026年末向客户提供。
N2预计仍将采用与电源相关的重大创新：超高性能金属-绝缘体-金属（SHPMIM）电容器，其添加是为了提高电源稳定性。SHPMIM电容器的容量密度是台积电现有超高密度金属-绝缘体-金属(SHDMIM)电容器的两倍以上。此外，与前代产品相比，新型SHPMIM电容器将方块电阻（Rs，单位为欧姆/平方）和通孔电阻(Rc)降低了50%。
1.6nm，使用背面供电
台积电在硅谷站的头条新闻中宣布了其首款“埃级”工艺技术：A16。在生产计划发生变化，从台积电的N2P节点中删除背面供电网络技术(BSPDN)后，新的1.6纳米级生产节点现在将成为将BSPDN引入台积电芯片制造系列的第一个工艺。与台积电的N2P制造工艺相比，通过增加背面供电功能和其他改进，台积电预计A16将提供显着改进的性能和能效。将从2026年下半年开始向台积电的客户提供。
从高水平来看，台积电的A16工艺技术将依赖于环栅(GAAFET)纳米片晶体管，并将采用背面电源轨，这将改善功率传输并适度增加晶体管密度。与台积电的N2P制造工艺相比，A16预计在相同电压和复杂度下性能提升8%至10%，或者在相同频率和晶体管数量下功耗降低15%至20%。台积电目前尚未列出详细的密度参数，但该公司表示芯片密度将增加1.07倍至1.10倍-请记住，晶体管密度在很大程度上取决于所使用的晶体管的类型和库。
台积电A16节点的关键创新是其超级电源轨(SPR)背面供电网络，这是台积电的首创。这家合约芯片制造商声称，A16的SPR专为具有复杂信号路线和密集电源电路的高性能计算产品量身定制。
如前所述，随着本周的发布，A16现已成为台积电背面供电的工具。该公司最初计划在2026年通过N2P提供BSPDN技术，但由于尚不完全清楚的原因，该技术已从N2P转移到A16。台积电2023年N2P的官方时间安排总是有点宽松，因此很难说这是否代表了台积电BSPDN的实际延迟。但与此同时，需要强调的是，A16不仅仅是N2P的更名，而且它将是与N2P不同的技术。
台积电并不是唯一一家追求背面电力传输的晶圆厂，因此，我们看到不同晶圆厂出现了该技术的多种变体。整个行业对于BSPDN有三种方法：Imec的Buried Power Rail、Intel的PowerVia以及现在TSMC的Super Power Rail。
最古老的技术是Imec的埋地电源轨，本质上是将电力传输网络放置在晶圆背面，然后使用纳米TSV将逻辑单元的电源轨连接到电源触点。这可以实现一定的面积缩放，并且不会给生产增加太多复杂性。第二种实现是英特尔的PowerVia，将电源连接到单元或晶体管触点，这提供了更好的结果，但代价是复杂性。
最后，我们拥有台积电的新型超级电源轨BSPDN技术，该技术将背面电源网络直接连接到每个晶体管的源极和漏极。据台积电称，就面积缩放而言，这是最有效的技术，但代价是它在生产方面是最复杂（且昂贵）的。
TSMC选择使用最复杂的BSPDN版本可能是我们看到它从N2P中删除的部分原因，因为实施它最终会增加时间和成本。这使得A16成为台积电在2026/2027年时间范围内的首要性能节点，而N2P可以提供更平衡的性能和成本效率组合。
最后，与英特尔一样，我们也看到台积电从这一代技术开始采用新的工艺节点命名约定。名称本身在很大程度上是任意的——这种情况在晶圆厂行业已经存在好几年了——但由于当前的节点名称已经是个位数（例如N2），该行业需要将节点名称重新校准为某种名称。小于纳米。因此，我们已经到达了“埃时代”。但无论它到底叫什么或者为什么这么叫，重要的一点是A16将是超越台积电2nm级产品的下一代节点。
台积电预计A16将于2026年下半年开始量产，因此基于该技术的首批产品很可能会在2027年上市。鉴于时间安排，该生产节点可能会与英特尔的14A竞争；尽管两年多后，目前还没有人批量生产BSPDN，但计划和路线图仍然有很多时间可以改变。
更便宜的N4C工艺
虽然台积电的大部分注意力都集中在其领先的节点上，例如N3E和N2，但未来几年，大量芯片将继续使用更成熟和经过验证的工艺技术来制造。这就是为什么台积电继续完善其现有节点，包括其当前一代5纳米级产品。为此，该公司在2024年北美技术研讨会上推出了全新优化的5纳米级节点：N4C。
台积电的N4C工艺属于该公司的5纳米级晶圆厂节点系列，是该系列中最先进技术N4P的超集。为了进一步降低5nm制造成本，台积电正在对N4C进行多项更改，包括重新架构其标准单元和SRAM单元、更改一些设计规则以及减少掩模层数量。由于这些改进，该公司预计N4C将实现更小的芯片尺寸并降低生产复杂性，从而使芯片成本降低高达8.5%。此外，在与N4P相同的晶圆级缺陷密度率的情况下，N4C由于芯片面积减小，可以提供更高的功能良率。
“因此，我们的5nm和4nm[技术]还没有结束，”台积电业务开发副总裁Kevin Zhang表示。“从N5到N4，我们实现了4%的光学微缩密度改进，并且我们继续增强晶体管性能。现在我们将N4C引入我们的4 nm技术产品组合中。N4C使我们的客户能够通过消除一些掩模并改进标准单元和SRAM等原始IP设计，以进一步降低总体产品级拥有成本。”
台积电表示，N4C可以使用与N4P相同的设计基础设施，但目前尚不清楚N5和N4P IP是否可以重新用于基于N4C的芯片。同时，台积电表示，它为芯片制造商提供了多种选择，以在成本效益和设计工作之间找到适当的平衡，因此有兴趣采用4纳米级工艺技术的公司很可能会采用N4C。
N4C的开发正值台积电的许多芯片设计客户准备推出基于该公司最后一代FinFET工艺技术3nm N3系列的芯片。虽然N3有望成为一个成功的系列，但N3B的高成本一直是一个问题，而且这一代的特点是性能和晶体管密度回报不断下降。因此，N4C很可能成为台积电的一个主要的、长期存在的节点，非常适合那些想要坚持使用更具成本效益的FinFET节点的客户。
“这是一个非常显着的增强，我们正在与客户合作，基本上是为了从他们的4纳米投资中获取更多价值，”张说。
台积电预计将于明年某个时候开始量产N4C芯片。随着台积电生产5纳米级工艺已近五年，N4C应该能够在产量和良率方面取得进展。
