本文来自微信公众号“半导体行业观察”，编译自IEEE。
混合型内存的研究将DRAM的密度与SRAM的速度相结合，得到了CHIPS和科学法案的资助。根据9月底的公告，混合增益单元（hybrid gain cell）内存研究是加州-太平洋-西北AI硬件中心的项目之一，该中心将获得美国国防部1630万美元的资助。
该中心主席、斯坦福大学电气工程师H.-S.Philip Wong表示，该团队致力于为AI开发更节能的硬件，而内存是实现这一目标的核心。在逻辑和内存之间来回移动数据会降低GPU的速度，是AI能耗的主要驱动因素。在芯片上拥有更多快速、密集的内存将有助于缓解这些限制，但选择有限。“我们希望提供更好的选择，以便设计师能够更好地进行优化”，无论他们是想要速度还是节能，Wong说。
Wong的团队正在开发一种替代内存设计，该设计结合了SRAM和DRAM的优点。DRAM可以在相对较小的空间中存储大量数据，因为它仅由一个晶体管和一个电容器组成，但读取这些数据的速度相对较慢。SRAM可以更快地读取数据，但其单元相对较大，由多个晶体管组成。斯坦福团队的增益单元内存结合了DRAM的小空间和几乎与SRAM一样快的速度。
结合DRAM和SRAM的优势
增益单元与DRAM类似，但使用第二个晶体管而不是电容器来存储数据。数据以电荷的形式存储在第二个晶体管的栅极上，栅极是一种电容结构，可控制流过晶体管的电流。普通DRAM中的电容器会随着时间推移而泄漏电荷，读出数据会破坏电荷。在增益单元中，读出信号是非破坏性的。事实上，读取晶体管在读出时会为存储晶体管提供信号增强，即提供增益。在DRAM中，“每次读取信息时，都会破坏信息”，斯坦福大学电气工程博士生Shuhan Liu说。“增益单元更好，因为它增加了一个读取晶体管。你不仅是在读取电荷，还在读取放大的信号。”
然而，增益单元也有其自身的局限性。当两个晶体管都是硅时，数据泄漏相对较快。当它们都由氧化物半导体制成时，读出速度会很慢。
Liu和Wong通过将硅读取晶体管与氧化铟锡写入晶体管相结合，制造出性能更好的混合增益单元存储器，从而克服了这些限制。最终的设备可以保持其位超过5000秒（普通DRAM必须每64毫秒刷新一次），并且比类似的氧化物-氧化物增益单元快约50倍。该小组最初于6月在IEEE VLSI技术和电路研讨会上展示了他们的成果。
佐治亚理工学院电气工程师Shimeng Yu表示，硅基晶体管和氧化物晶体管的结合“减少了单元占用空间，而且氧化物晶体管的漏电流也很低”。他表示，与硅-硅增益单元相比，这可将混合存储器的数据保留时间提高几个数量级。
Wong表示，这些混合存储单元可以集成到逻辑芯片上。“这是重新构建计算机的机会，”他说。这些设计可能会改变内存的使用方式。他说，不再仅限于闪存、DRAM和SRAM，“就像从3档自行车变成20档自行车”。
参考链接：
https://spectrum.ieee.org/embedded-dram
