本文来自微信公众号“半导体行业观察”，作者/IEEE。
互连——有时是纳米宽的金属线，将晶体管连接到IC上的电路中——需要进行大修。而随着芯片厂向摩尔定律的外围迈进，互连也正成为行业的瓶颈。
“大约20-25年来，铜一直是互连的首选金属。然而，我们正在达到铜的规模正在放缓的地步，”IBM的Chris Penny上个月在IEEE国际电子设备会议(IEDM)上告诉工程师。“而且有机会找到替代导体。”
根据IEDM 2022上的研究报告，钌是领先的候选材料，但它并不像将一种金属换成另一种金属那么简单。它们在芯片上的形成过程必须颠倒过来。这些新互连将需要不同的形状和更高的密度。这些新互连还需要更好的绝缘，以免信号消耗电容夺走它们的所有优势。
即使互连的位置也将发生变化，而且很快就会发生变化。但研究开始表明，这种转变带来的好处是要付出一定代价的。
钌、顶部通孔和气隙（air gaps）
在铜的替代品中，钌受到追捧。但研究表明，用于构建铜互连的旧配方对钌不利。铜互连是使用所谓的镶嵌工艺构建的。第一家芯片制造商使用光刻技术将互连的形状雕刻到晶体管上方的介电绝缘层中。然后他们沉积了一个衬里（liner）和一个阻挡层（barrier）材料，以防止铜原子漂移到芯片的其余部分而弄脏东西。然后铜填充沟槽。事实上，它填充得太多了，所以多余的部分必须擦掉。
Penny告诉IEDM的工程师，所有这些额外的东西，衬里和屏障，都会占用空间，占互连体积的40-50%。因此，互连的导电部分正在变窄，尤其是在互连层之间的超细垂直连接中，增加了电阻。但是IBM和三星的研究人员已经找到了一种方法来构建不需要衬里或种子的紧密间隔、低电阻的钌互连。该工艺称为间隔物辅助光刻蚀刻光刻（spacer assisted litho-etch litho-etch）或SALELE，顾名思义，它依赖于极紫外光刻的双重帮助。它不是填充沟槽，而是从层或金属中蚀刻出钌互连，然后用电介质填充间隙。
研究人员使用又高又薄的水平互连实现了最佳电阻。然而，这会增加电容，牺牲掉好处。幸运的是，由于SALELE构建称为通孔的垂直连接的方式——在水平互连的顶部而不是在它们的下方——细长的钌线之间的空间可以很容易地充满空气，这是最好的绝缘体。对于这些又高又窄的互连，“增加气隙的潜在好处是巨大的……多达30%的线路电容减少，”Penny说。
SALELE工艺“提供了1纳米工艺及更高工艺的路线图，”他说。
埋轨、背面供电
早在2024年，英特尔就计划彻底改变为芯片上的晶体管供电的互连位置。该方案称为背面功率传输，采用功率传输互连网络并将其移动到硅下方，因此它们从下方接近晶体管。这有两个主要优点：它允许电流流过更宽、电阻更小的互连，从而减少功率损耗。它还为信号传输互连释放了晶体管上方的空间，这意味着逻辑单元可以更小。
回看过去的发展，为了从SoC获取电源和信号，我们通常将最上层的金属（距离晶体管最远）连接到芯片封装中的焊球（也称为凸块）。因此，要让电子到达任何晶体管做有用的工作，它们必须穿过10到20层越来越窄和曲折的金属，直到它们最终能够挤过最后一层局部导线。
这种分配电源的方式从根本上说是有损的。在路径的每个阶段，都会损失一些能量，而一些能量必须用于控制传递本身。在当今的SoC中，设计人员的预算通常允许损耗导致封装和晶体管之间的电压降低10%。因此，如果我们在供电网络中达到90%或更高的总效率，我们的设计就走上了正确的轨道。
从历史上看，这种效率是可以通过良好的工程实现的——有些人甚至可能会说，与我们今天面临的挑战相比，这很容易。在当今的电子产品中，SoC设计人员不仅必须管理不断增加的功率密度，而且还要处理随着每一代新产品的出现而以急剧加速的速度损耗功率的互连。
损耗的增加与我们制造纳米线的方式有关。该工艺及其相关材料可以追溯到大约1997年，当时IBM开始用铜而不是铝制造互连，行业也随之发生了转变。在此之前，铝线一直是很好的导体，但沿着摩尔定律曲线再走几步，它们的电阻很快就会过高，变得不可靠。铜在现代IC规模上更具导电性。但是，一旦互连宽度缩小到100纳米以下，即使是铜的电阻也开始出现问题。如今，最小的制造互连线约为20纳米，因此电阻现在是一个紧迫的问题。
它有助于将互连中的电子想象成台球桌上的全套球。现在想象一下，将它们从桌子的一端推向另一端。少数会在途中相互碰撞和弹跳，但大多数会沿直线行驶。现在考虑把桌子缩小一半——你会得到更多的碰撞，球会移动得更慢。接下来，再次缩小它，将台球的数量增加十倍，你就会遇到芯片制造商现在面临的情况。真实的电子不一定会发生碰撞，但它们彼此足够接近以施加散射力，从而破坏通过电线的流动。在纳米尺度上，这会导致导线中的电阻大大增加，从而导致显着的功率传输损耗。
增加电阻并不是一个新的挑战，但我们现在看到的每个后续工艺节点的增加幅度是前所未有的。此外，管理这种增加的传统方法不再是一种选择，因为纳米级的制造规则施加了很多限制。我们可以任意增加某些电线的宽度以对抗增加的阻力的日子已经一去不复返了。现在设计人员必须坚持某些特定的线宽，否则芯片可能无法制造。因此，该行业面临互连电阻较高和芯片空间较小的双重问题。
还有另一种方法：我们可以利用位于晶体管下方的“空”硅。Imec也率先提出了一种称为“埋入式电源轨”或BPR的制造概念。该技术在晶体管下方而不是上方建立电源连接，目的是创建更粗、电阻更小的轨道，并为晶体管层上方的信号传输互连腾出空间。
要构建BPR，您首先必须在晶体管下方挖出深沟，然后用金属填充。在你自己制造晶体管之前你必须这样做。所以金属的选择很重要。这种金属需要承受用于制造高质量晶体管的加工步骤，温度可达1,000°C左右。在那个温度下，铜是熔化的，熔化的铜会污染整个芯片。因此，我们对具有更高熔点的钌和钨进行了实验。
由于晶体管下方有很多未使用的空间，您可以将BPR沟槽做得又宽又深，这非常适合传输功率。与直接位于晶体管顶部的薄金属层相比，BPR的电阻可以降低1/20到1/30。这意味着BPR将有效地允许您为晶体管提供更多功率。
此外，通过将电源轨从晶体管的顶部移开，您可以为信号传输互连腾出空间。这些互连形成基本电路“单元”——最小的电路单元，例如SRAM存储器位单元或我们用来组成更复杂电路的简单逻辑。通过使用我们释放的空间，我们可以将这些单元缩小16%或更多，最终可以转化为每个芯片上更多的晶体管。即使特征尺寸保持不变，我们仍会将摩尔定律更进一步。
不幸的是，看起来仅仅掩埋局部电源轨是不够的。您仍然必须从芯片的顶部向下向这些电源轨传输电源，这会降低效率和一些电压损失。
幸运的是，Imec同时开发了一种补充解决方案以进一步改善功率传输：将整个功率传输网络从芯片的正面移至背面。这种解决方案被称为“背面功率传输”，或更通俗地称为“背面金属化”。它涉及将晶体管下方的硅减薄到500 nm或更小，此时您可以创建纳米尺寸的“硅通孔”或纳米TSV。这些是垂直互连，可以通过硅的背面连接到埋入轨道的底部，就像数百个微型矿井一样。
3D IC的麻烦
在IEDM 2022上，Imec的研究人员想出了一些方法来使背面电源更好地工作，方法是找到移动电源传输网络端点（称为埋入电源轨）的方法，使其更靠近晶体管而不破坏这些晶体管的电子特性.但他们也发现了一个有点麻烦的问题，在3D堆叠芯片中使用时，背面电源可能会导致热量积聚。
首先是好消息：当imec研究人员探索埋入式电源轨和晶体管之间需要多少水平距离时，答案几乎为零。它需要一些额外的处理周期来确保晶体管不受影响，但他们表明你可以在晶体管沟道区域旁边构建轨道-尽管仍然低于它几十纳米。这可能意味着更小的逻辑单元。
现在是坏消息：在单独的研究中，imec工程师模拟了同一个未来CPU的几个版本。有些拥有当今使用的那种电力传输网络，称为前端电力传输，其中所有互连，包括数据和电源，都构建在硅之上的层中。有些有背面供电网络。一个是两个CPU的3D堆栈，底部有背面电源，顶部有正面。
二维CPU的仿真证实了背面电源的优势。例如，与前端输送相比，它将电力输送的损失减少了一半。瞬态电压降不太明显。此外，CPU面积缩小了8%。然而，背面芯片最热的部分比正面芯片最热的部分高约45%。可能的原因是背面电源需要将芯片减薄到需要将其粘合到单独的硅片以保持稳定的程度。该键充当热流的屏障。
研究人员测试了一个场景，其中一个带有背面供电网络的CPU[底部灰色]绑定到另一个具有前端供电网络[顶部灰色]的CPU。
真正的问题出现在3D IC上。顶部CPU必须从底部CPU获取能量，但通往顶部的漫长旅程会产生后果。尽管底部CPU的压降特性仍优于前端芯片，但顶部CPU在这方面的表现要差得多。3D IC的电源网络消耗的功率是单个前端芯片网络消耗功率的两倍多。更糟糕的是，热量无法很好地从3D堆栈中逸出，底部芯片最热的部分几乎是单个前端CPU的2.5倍。顶级CPU温度更低，但降幅不大。
不可否认，3D IC模拟有些不切实际，imec的Rongmei Chen在IEDM上告诉工程师。将两个其他方面完全相同的CPU堆叠在一起是不太可能发生的情况。（将内存与CPU堆叠在一起更为常见。）“这不是一个非常公平的比较，”他说。但它确实指出了一些潜在的问题。
背面PDN和BPR最终将不得不做的不仅仅是有效地传输电子。他们将不得不精确控制电子的去向以及有多少电子到达那里。当涉及到芯片级电源设计时，芯片设计人员不希望后退多步。因此，我们必须同时优化设计和制造，以确保BPR和背面PDN优于——或至少兼容——我们今天使用的节能IC技术。
计算的未来取决于这些新的制造技术。无论您是担心数据中心的冷却费用还是每天必须为智能手机充电的次数，功耗都是至关重要的。随着我们继续缩小晶体管和IC，供电成为一项重大的片上挑战。如果工程师能够克服随之而来的复杂性，BPR和背面PDN可能会很好地应对这一挑战。
参考链接
https://spectrum.ieee.org/interconnect-back-side-power
https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below
